赛灵思 不断改进其产品、IP 和设计工具，力求帮助设计人员更有效地工作。本文介绍主力 FPGA 开发环境、ISE®
设计套件及其他设计工具和 IP 的最近更新。最新的服务包提供了重要的增强项和新功能。用这些服务包不断更新您安装的
ISE，就可以确保您取得最佳设计结果。
可以从 赛灵思 下载中心下载更新材料，其网址是：www.xilinx.com/download。要了解有关 ISE
设计套件的更多信息，或者要下载其中任意产品的 60 天免费评估版，请访问
www.xilinx.com/ise。另外，请见本期的“精英工具”部分，了解有关 赛灵思 合作伙伴所提供 IP、工具和开发板的新闻。
逻辑设计工具
ISE Foundation™ 软件
描述：业界最完备的可编程逻辑设计解决方案
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/download
修订重点：除了增加对新版 Virtex®-5 TXT FPGA 平台的支持和质量改进，服务包 3 还为 ISE
项目浏览器、约束编辑器、CORE Generator™ 系统、布局规划编辑器和实现工具提供了增强项。
IBISWriter 现在用服务包 3 通过 XilinxUpdate 为 Virtex-5 系列 FPGA 的 IBIS
模型提供更新。
ISE 仿真器
描述：与 ISE Foundation 集成的完备的全功能 HDL 仿真器
最新版本号：10.1.3
最新版本发布日期：2008 年 6 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/download
修订重点：对新版 Virtex-5 TXT FPGA 平台的支持和质量改进
ModelSIM Xilinx 版本 III (MXE-III)
描述：业界最流行仿真环境的廉价版本
最新版本号：6.3c
最新版本发布日期：2008 年 3 月
前一版本：6.2g
修订重点：自发布 ISE 设计套件 10.1 以来没有更新。
PlanAhead™
描述：更快、更高效的 FPGA 设计解决方案，帮助您在较短的时间内达到性能指标
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/download
修订重点：对新版 Virtex-5 TXT FPGA 平台的支持和质量改进
ChipScope™ Pro 和 ChipScope Pro 串行 I/O 工具套件
描述：用于 赛灵思 FPGA 的实时调试与验证工具
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/download
修订重点：除了提供对新版 Virtex-5 TXT FPGA 平台的支持和质量改进，服务包 3
还改进了波形查看器的“总线/信号”栏中用来调整滚动目录和对齐文本的滚动条。这项新功能使查看具有极长层级名称的信号和总线更容易。
现在，所有 ChipScope Pro 和 ChipScope Pro 串行 I/O 工具套件核（包括 IBERT 核）都可以支持
Virtex-5 TXT FPGA 平台了。另外，服务包 3 还包括了对 ChipScope Pro 串行 I/O
工具套件的改进项，以便针对 Virtex-5 GTX RocketIO™ 收发器来确定决策反馈均衡器的最佳设置。
ISE WebPACK™
描述：Xilinx CPLD 或中密度 FPGA 设计的免费解决方案
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/webpack
修订重点：上述 ISE Foundation 的修订重点中所述改进项适用于 ISE WebPACK 中支持的所有器件。
嵌入式设计和 DSP 工具
Platform Studio 和 EDK（嵌入式开发套件）
描述：由嵌入式处理工具、MicroBlaze™ 软处理器核、IP、软件库和设计生成器组成的集成开发环境
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/download
修订重点：除了质量改进，服务包 3 还在 EDK 的 Base System Builder 中包括了对 Virtex-5 FPGA
ML510 嵌入式环境平台的支持。
服务包 3 还在 Platform Studio 中包括了新 IP 核。In System Flash v1.00a 简化了对
Spartan®-3AN 系列非易失性 FPGA 的板上 Flash 存储器的访问，而 TFT Controller 1.00a
提供了对 FPGA 开发板上文本显示的简易控制。另外，Agilent 迹线捕获工具支持 MicroBlaze
软件处理核的早期版本。升级的迹线功能包括捕获新 MicroBlaze 指令（如 MMU、PID、FPU 和 FSL 指令）的功能。
System Generator for DSP 工具套件
描述：可以使用 The MathWorks 公司的产品来开发高性能 DSP 系统。
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/download
修订重点：除了质量改进，服务包 3 还新增了对 System Generator 中 FFT 6.0 模块集的支持，可提供高达 34
位的数据和相位因数宽度。其他改进项支持连续数据流块浮点定标、流水线和 I/O 架构以及 DSP48
数学算子抽象。现在，累加器、AddSub 和计数器模块可以用 DSP48 来实现，也可以用基于 LUT
的原实现方法来实现，从而实现了所有已支持 赛灵思 器件之间的设计可移植性。
由于增强了对打印功能的支持，用户现在可以直接从 WaveScope 工具条或文件菜单打印，而不必进行手动屏幕抓图。最后是新增了 IP
版本检查功能，如果使用了计划将于 System Generator for DSP 的未来版本中删除的 IP 核，则此功能会发出警告。
用于 System Generator for DSP 的 AccelDSP™ 选项
描述：提供一种基于 MATLAB® 语言的自上而下的 DSP 设计方法
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
前一版本：10.1.2
下载最新补丁：
www.xilinx.com/cn/download
修订重点：除了质量改进，服务包 3 还包括了“use_logicore”指令，该指令告诉 AccelDSP
为设计中的指定算子使用优化的
LogiCORE™，以便获得更高的结果质量。另外，“insertpipestage”指令中新增了一个称为“enable”的可选参数。您可以用此参数指定启用或禁用某相关层级指令。
“memmap”指令中新增了一个称为“register_output”的参数，可用来指定是否寄存传感器的输出。“insert-pipestage”指令中现在新增了一个称为“enable”的参数，可用来指定启用或禁用某相关层级指令。
另外，现在新增了对累加器、乘累加器和乘加器的 LogiCORE 支持。
赛灵思 IP 更新
IP 名称：ISE IP 更新 10.1.3
IP 类型：全部
目标应用：赛灵思 开发 IP 核，并且与第三方 IP 提供商建立合作伙伴关系，以缩短客户的上市时间。赛灵思 FPGA 与 IP
核的强大组合提供了与 ASSP 相似的功能和性能，但却具有 ASSP 不可企及的灵活性。
最新版本号：10.1.3
最新版本发布日期：2008 年 9 月
使用最新版本：
www.xilinx.com/cn/download
信息网址：
www.xilinx.com/cn/ipcenter/coregen/ updates_101_ip3.htm
版本说明：www.xilinx.com/support/cn/documentation/user_guides/xtp025.pdf
安装说明：
www.xilinx.com/cn/ipcenter/coregen/ip_update_
install_instructions.htm
此版本中所有 IP 的列表：
www.xilinx.com/cn/ipcenter/coregen/101_3_datasheets.htm
修订重点：赛灵思知识产权 (IP) 核（包括 LogiCORE IP 核）由 赛灵思 下载中心通过软件更新提供。IP
产品的最新版本已经过测试，与目前的 IP 版本一起提供。
除了质量改进，服务包 3 的“ISE IP 更新 10.1.3”还为多种 Xilinx LogiCORE IP
核提供了新特性、新功能和新示例。其中包括优化的上下行链路基带模块，这些模块含有复杂的功能，包括速率匹配/解匹配、组合/重组、Turbo
编解码器和 CRC。这些优质核是生产即用型核，使用户能够在 赛灵思 FPGA
中实现快速而高效的基带设计，同时显著减少开发工作量。这些核可以缩放，适用于从毫微微蜂窝直到宏蜂窝的各种应用，是专门为满足 FDD 和
TDD 两种衍生方案的 3GPP LTE 无线技术规范而设计的。
要了解有关 3GPP LTE UL 信道解码器的更多信息，请访问
www.xilinx.com/cn/products/ipcenter/DO-DI-CHDEC-LTE.htm。要查阅有关 3GPP
LTE DL 信道编码器的详情，请到
http://www.xilinx.com/cn/products/ipcenter/DO-DI-CHENC-LTE.htm。
对现有 IP 核的增强项：
Block 存储器生成器中新增了一种低功耗实现方案。此版本中还有对其他常用 CORE Generator IP
核的更新，包括存储器接口生成器 (MIG)；PCI 32、PCI 64 和 PCI-X；内容可寻址存储器 (CAM)；以及 FFT
v6.0。
有些核现在支持 Virtex-5 TXT 系列 FPGA。其中有 Block 存储器生成器、FIFO 生成器、CAM、Virtex-5
RocketIO GTX 收发器向导、增强型 PCI Express 端点模块封装、10Gb 以太网 MAC、Virtex-5 以太网
MAC 封装、XAUI、SPI-4.2 和 FFT。
