第三届OpenHW开源硬件与嵌入式大赛
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[求助] verilog中reg和wire
淡云
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发表于2012-02-09 15:50
1#
verilog中reg和wire
在verilog语言中,reg定义变量和wire定义变量有什么不同?
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做好自己
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qqq
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发表于2012-02-10 13:10
2#
RE:verilog中reg和wire
reg相当于存储单元,wire相当于物理连线。 wire表示直通,即只要输入有变化,输出马上无条件地反映;reg表示一定要有触发,输出才会反映输入。wire对应于连续赋值,如assign ,reg对应于过程赋值,如always,initial。
...
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xuxin97817
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发表于2012-02-10 15:19
3#
RE:verilog中reg和wire
学习啦!
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