frank_fly的博客

  作者：Frank 完成时间：2010.9.26(马上就是十一长假啦^_^) 工具：Xilinx ISE 11.1 器件：Xilinx Virtex xc4vlx25 -11ff668 完成步骤：Synthesize and Place & Route 在Cesys Pciev4base Card上通过测试 由于SHA256_V7最终在板子上测试中，SHA256 Wt的计算始终不能得到正确的结果，目前还在改进调试中。在测试的过程中，发现对于SHA256 Wt的计算可以进一步简化，同时对于其中存在的四个32bits的数据的加法也可以分在两个时钟周期中完成，现在新推出SHA256_V8版，为了使其拥有对更多芯片的适应性，在对Wt的计算中脱离了对BRAM的...

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还是围绕WIn7 64位操作系统的问题，在Xilinx Forums网站上面查询了相关的资料，了解到如下信息，原文地址：http://forums.xilinx.com/t5/EDK-and-Platform-Studio/Why-is-there-no-support-for-64-bit-windows-with-EDK/td-p/61426 EDK will run under XP-64 beginning in the 12.1 release (late April).  No plans for Vista-64.   As for Win-7, 13.1 (first half 2011) will provide both 32 and 64 bit Win-7 support for all the IDS Design Suite tools, including EDK. 2011年的13.1版本，其中的EDK才能支持64...

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转自Xilinx的官方网站：http://www.xilinx.com/support/answers/18419.htm 自己的本子上面使用的是64位的Win7，结果装完ISE10.1后发现EDK和DSP不支持64位的操作系统，郁闷坏了！！ 不管了，先把ISE版本和对应的操作系统支持情况罗列一下吧～ Install - Operating System (OS) Support on Xilinx ISE Design Tools AR# 18419 Topic Install Last Modified 2010-04-28 02:04:28.0 Status Active Description This Answer Record summarizes the operating system support section of the Release Notes from current and past Xilinx de...

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将工作中使用到的Xilinx ISE工具的一些心得做一个总结 1. 快捷键     注销： 在Xilinx ISE环境下使用“--”来注销一行代码，那么如何注销一段代码呢？首先选中你要注销的                    代码，使用Alt+C，就可以将这一段代码注销掉了     取消注销： 选中要取消注销的代码，使用Shift+Alt+C来取消这一段的注销     复制光标所在行：使用Ctrl+D 命令来复制光标所在的当前行...

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作者：Frank 完成时间：2010.6.12(世界杯开赛第二天^_^) 工具：Xilinx ISE 10.1.03 器件：Xilinx Virtex xc4vlx25 -11ff668 完成步骤：Synthesize and Place & Route 基于上一个V6.0的版本，在Place&route后性能与Synthesize相比，最大工作频率下降了一半，做时间约束分析后发现，在SHA256中对a~h中，a和e的计算涉及到的加法运算是导致延迟大的主要原因。因此在此基础上，将a和e的加法运算分成了两个部分后，更新了部分设计，目前在Place&Route后的性能分析如下表所示： Name ...

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转载自 zaqwsxzf 最终编辑 zaqwsxzf   1. 小木虫（http://emuch.net/） 推荐理由...

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按照Xilinx提供的XPS实验做到Lab2时，编译出现了“ LOC constraint L13 on dip_GPIO_in_pin is invalid: No such site on the device. To bypass this error set the environment variable 'XIL_MAP_LOCWARN'.”这个问题。 最终在Google上面搜索到了答案，总结如下： 网址：http://www.fpga-faq.com/archives/84675.html This basically tells you that there is no pin "dip_GPIO_in_pin" on your FPGA, which is understandable... Haven't seen any FPGAs with 130 rows/columns around lately :) You're trying to route he signa...

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从2.0一下在跳到6.0，中间的几个版本和6.0的整体架构上趋于一致，后者主要注重了整体性能上的提高。目前的性能指标为：（以下测试数据测自Xilinx Virtex4 xc4vlx25-10ff668） SHA256_V6参数 Company Slices Bram Max. Fre (MHz) Cycles (no reload) ...

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这个版本在1.0的基础上做了如下改进 1.输入数据改为32bits的串行输入 2.单512bits数据块的处理周期降为65cycle 3.使用了一个BRAM 4.slces的使用量降为2485（这个地方始终不太满意，看到一些商业板的核，大概在1000左右），还需要进一步优化 声明：侧版本仍在测试中，如果大家发现BUG请及时告知，谢谢。 关于此版本的datasheet会在后续补充。

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由于ISE10.1 版本和 ISE9.1 版本在XPS中有部分内容和功能做了改变，方便使用10.1版本的用户 lab1.pdf      Simple Hardware Design lab2.pdf      Adding IP to a Hardware Design Lab lab3.pdf      Adding Custom IP to an E...

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这几个文档从介绍开始但完成几个小题目，很有代表性，而且在文档中还会就遇到的问题对你提问，认真思考，会收获到更多。 lab1.pdf    Simple Hardware Design lab2.pdf    Adding IP to a Hardware Design Lab lab3.pdf    Adding Custom IP to an Embedded System Lab  

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前段时间做项目时写的一个SHA256的核，最近看了一些VHDL的写作规范，发现其中还有很多不足的地方，占用的资源较多，还有两处用到了for循环。所以这个版本先暂定为1.0版本吧。当有改进时，会继续更新后续的版本。 我使用的工具是Xilinx ISE 11.4， 目标芯片是Virtex4 xc4vlx25-10ff668 目前占用的Slices为：3613 在编译完成后会发现对引脚资源的使用大大超过了Virtex4 xc4vlx25芯片所提供的引脚，这是由于在项目中此核是通过挂载在总线上完成数据的传递工作。所以如果要单独使用这个核，需要将数据的输入方式改为串行输入即可。 如果大家在...

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摘自:http://www.longertech.com/xilinx.asp  概 述      FPGA的发明者，老牌PLD/FPGA公司，是最大可编程逻辑器件供应商之一。99年Xilinx收购 了Philips的PLD部门   开发软件 ISE：Xilinx公司集成开发的工具 Foundation: Xilinx公司早期的开发工具，逐步被ISE取代 ISE Webpack： Webpack是xilinx提供的免费开发软件，功能比ISE少一...

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