作者：Frank
完成时间：2010.6.12(世界杯开赛第二天^_^)
工具：Xilinx ISE 10.1.03
器件：Xilinx Virtex xc4vlx25 -11ff668
完成步骤：Synthesize and Place & Route
基于上一个V6.0的版本，在Place&route后性能与Synthesize相比，最大工作频率下降了一半，做时间约束分析后发现，在SHA256中对a~h中，a和e的计算涉及到的加法运算是导致延迟大的主要原因。因此在此基础上，将a和e的加法运算分成了两个部分后，更新了部分设计，目前在Place&Route后的性能分析如下表所示：
Name | Slices | Bram | Max. Fre (MHz) | Cycle (no reload) | Throughput | TPS |
SHA256_V7 | 842 | 5 | 125.187 | 68 | 942Mbps | 1.118 |
目前的时间约束分析结构，其中的主要延迟已经从对a~h的计算，变成了对SHA256 Wt 的计算中的加法的延迟，为7.988ns。IP核的性能还在更新中，欢迎感兴趣的朋友一起讨论交流。
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